伴随着英伟达AI芯片的热卖，HBM（高带宽内存）成为了时下存储中最为火热的一个领域，不论是三星、海力士还是美光，都投入了大量研发人员与资金，力图走在这条赛道的最前沿。

HBM 的初衷，是为了向 GPU 和其他处理器提供更多的内存，但随着GPU 的功能越来越强大，需要更快地从内存中访问数据，以缩短应用处理时间。例如，在机器学习训练运行中，大型语言模型 (LLM) 可能需要重复访问数十亿甚至数万亿个参数，而这可能需要数小时或数天才能完成。

作为行业头部HBM供应商，同时在先进封装领域布局积极的三星，在HBM升级竞赛里相当积极，意图赶超台积电HBM先进封装的决心也是很明显。

此前三星为了在单个封装内集成更多的Chiplet和HBM推出了I-Cube、H-Cube和X-Cube。I-Cube、H-Cube是2.5D封装，X-Cube是3D封装。

I-CUBE S将一块逻辑芯片与HBM裸片水平放置在一个硅中介层上，实现高算力、高带宽数据传输和低延迟；H-Cube将逻辑芯片与HBM裸片水平放置在一个硅中介层之外结合了ABF基底和HDI基底，在I-CUBE基础上实现更大的封装尺寸；X-Cube则是采用芯片垂直堆叠的全3D封装。

而在近期，三星又宣布将计划在明年推出先进的3D封装技术，使用SAINT技术（Samsung Advanced Interconnection Technology，即三星先进互连技术），以更小的尺寸集成高性能芯片所需的内存和处理器。

SAINT技术共分为三大类，一是用于垂直堆叠SRAM和CPU的SAINT S，二是用于应用处理器堆叠的SAINT L，三则是应用于CPU、GPU等处理器和DRAM内存垂直封装的SAINT D。据相关报道，该技术中SAINT S已经通过了验证测试，SAINT D和SAINT L的技术验证将于明年完成。

HBM及其相关封装技术作为高性能计算领域扮演的重要角色，三星意图通过SAINT技术在HBM及封装领域占据主动。

2015年以来，从HBM1到HBM3e，它们都保留了相同的1024位(每个堆栈)接口，即具有以相对适中的时钟速度运行的超宽接口，为了提高内存传输速率，下一代HBM4可能需要对高带宽内存技术进行更实质性的改变，即从更宽的2048位内存接口开始。

出于多种技术原因，业界打算在不增加 HBM 存储器堆栈占用空间的情况下实现这一目标，从而将下一代 HBM 存储器的互连密度提高一倍。HBM4 会在多个层面上实现重大技术飞跃。在 DRAM 堆叠方面，2048 位内存接口需要大幅增加内存堆叠的硅通孔数量。同时，外部芯片接口需要将凸块间距缩小到远小于 55 微米，而 HBM3 目前的凸块总数（约）为 3982 个，因此需要大幅增加微型凸块的总数。

内存厂商表示，他们还将在一个模块中堆叠多达 16 个内存模块，即所谓的 16-Hi 堆叠，从而增加了该技术的复杂性。(从技术上讲，HBM3 也支持 16-Hi 堆叠，但到目前为止，还没有制造商真正使用它）这将使内存供应商能够显著提高其 HBM 堆叠的容量，但也带来了新的复杂性，即如何在不出现缺陷的情况下连接更多的 DRAM 凸块，然后保持所产生的 HBM 堆叠适当且一致地短。

目前，台积电的 3DFabric 存储器联盟目前正致力于确保 HBM3E/HBM3 Gen2 存储器与 CoWoS 封装、12-Hi HBM3/HBM3E 封装与高级封装、HBM PHY 的 UCIe 以及无缓冲区 HBM（由三星率先推出的一项技术）兼容。

美光公司今年早些时候表示，"HBMNext "内存将于 2026 年左右面世，每堆栈容量介于 36 GB 和 64 GB 之间，每堆栈峰值带宽为 2 TB/s 或更高。所有这些都表明，即使采用更宽的内存总线，内存制造商也不会降低 HBM4 的内存接口时钟频率。

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