叠层芯片粘接强度与剪切强度试验研究
王世楠 万永康 闫辰侃 张凯虹 虞勇坚
（中国电子科技集团公司第五十八研究所）
摘要：
为解决芯片粘接强度与剪切强度试验在微电子器件可靠性考核中选用不清晰的问题，文中对国内外相关试验标准进行对比分析，并总结两种试验的方法及试验载荷曲线的相关性规律。结果表明，芯片粘接强度试验与芯片剪切强度试验的载荷比值随着芯片粘接区域面积的增大，呈现先增大、后减小、再增大的趋势，最小比值为1.07，最大比值达到5.93。然后，通过对比试验及有限元仿真方法，对大、小两款叠层芯片分别进行粘接强度试验、剪切强度试验及有限元仿真，研究其试验过程中的最大应力状态。得出对于小面积芯片，建议使用剪切强度试验进行考核；对于大面积芯片，建议使用粘接强度试验进行考核。
随着集成电路技术的发展，摩尔定律受到前所未有的挑战。人们日益认识到在单一芯片集成更高密度的电路越来越困难，三维集成技术被认为是超越摩尔定律，成为持续实现器件小型化、高密度、多功能化的首选方案[1⁃3]。硅通孔（TSV）、再布线（RDL）等技术由于可靠性低等因素影响，在军用及航天领域的应用受到限制，而叠层封装技术由于其高成熟度，在这些领域得到广泛的应用[2，4⁃7]。军用及航天等领域的产品在应用过程中要经历多种特殊的力学环境，对所采用的关键器件的力学可靠性要求较高[8]。在国军标和美军标的微电子器件试验方法和程序（GJB548B—2005、MIL⁃STD⁃883K）中[9⁃10]，对此类高可靠气密性封装器件均要求进行相关力学试验，如粘接强度试验和剪切强度试验[11]。但在实际科研生产中，对这两类试验的选用存在不清晰的现象。本文基于两款叠层芯片，对其粘接强度试验和剪切强度试验的选用展开研究。
1标准分析
1.1试验标准
国内外有许多标准对微电子器件的剪切强度和粘接强度进行规定，如国军标GJB548B—2005、GJB128A—1998、国标GB/T4937.19—2018及美军标MIL⁃STD⁃883K、MIL⁃STD⁃750E等[9⁃10，12⁃14]。这些标准对芯片粘接强度试验与芯片剪切强度试验分别都有详细的规定，具体内容如表1所示[9⁃10，12⁃14]。
从表1所列出的各标准中对于芯片粘接强度和芯片剪切强度的规定来看，这两项试验的本质都是针对外部载荷对于连接芯片（及无源器件等）与管座、衬底或基板的材料的力学强度试验。
以军用标准中最常使用的GJB548B—2005为例[9]，其中对于芯片粘接强度试验，主要针对器件在Y1轴方向受到力时的粘附强度；对于芯片剪切强度试验，主要针对器件在X1或者Z1轴（一般为针对长边）方向受到力时材料的工艺步骤的完整性（即粘附强度）。GJB548B—2005关于施力方向的取向如图1所示。
综上，芯片粘接强度试验与芯片剪切强度试验在相关标准的规定及选用上存在不清晰的现象。
1.2载荷曲线
以GJB548B—2005为例，设芯片粘接面积为A，载荷为F，对芯片粘接强度试验和剪切强度试验的载荷曲线进行分析。
1.2.1芯片粘接强度试验
芯片粘接强度试验的载荷曲线根据以下公式计算：
以下情况应判定为失效：
1）F<1.0时发生脱离；
2）1.0<F<2.0时发生脱离，且在芯片与底座间无明显残余。
1.2.2芯片剪切强度试验
芯片剪切强度试验的载荷曲线如图2所示。
以下情况应判定为失效：
1）当F<1X时发生脱离；
2）当1X≤F<1.25X时发生脱离，同时芯片在附着材料上的残留小于附着区面积的50%；
3）1.25X≤F<2X时发生脱离，同时芯片在附着材料上的残留小于附着区面积的10%。
由图2可知：当A>4.13mm2时，应承受最小25N或其倍数的力；当0.32mm2≤A≤4.13mm2时，通过图1确定；当A<0.32mm2时，应承受最小力为6N/mm（21X）或其倍数。将芯片粘接强度与芯片剪切强度试验载荷曲线整合，如图3所示。粘接强度载荷恒大于剪切强度载荷，且A>4.13mm2时，粘接强度载荷持续增加，剪切强度载荷保持不变。
将芯片粘接强度与芯片剪切强度载荷曲线相除，建立两项试验的比值图像进行进一步分析，如图4所示。
通常认为芯片面积A≥0.1mm2，由图4可知，芯片粘接强度与剪切强度载荷比值随着芯片粘接面积的增大，呈现先增大、后减小、再增大的趋势。当A=0.2mm2时，比值达到最大值，为5.93；当A=4.13mm2时，比值最小，为1.07；当A=200mm2时，比值为2.07。由图4可知，当芯片粘接面积A较大或较小时，芯片粘接强度与剪切强度载荷存在较大差距；当A≤1.7mm2或A≥155mm2时，比值达到2倍以上。两项试验的载荷施加方式存在差别，要研究两项试验的实际考核效果，需对芯片及粘接材料具体受力状态进一步分析。
2试验及仿真
2.1芯片试验对比
两颗芯片编号分别为芯片1#与芯片2#，如图5所示。其中芯片1#上层芯片面积为7.9mm2，芯片2#上层芯片面积为212.8mm2。根据图3确定芯片1#和芯片2#的载荷强度，如表2所示。对芯片1#与芯片2#分别进行粘接强度与剪切强度试验，均施加2倍载荷，结果显示，两颗芯片试验结果均为合格。
2.2仿真对比
2.2.1模型建立
根据芯片封装设计图建立三维模型，由于芯片粘接强度与剪切强度试验主要对芯片、管壳及粘接材料进行研究，因此对无关结构如键合丝等进行简化，如图6所示。
2.2.2边界条件
分别建立以下边界条件：
1）芯片1#粘接强度，对芯片1#上层芯片上表面施加62N垂直拉力；
2）芯片1#剪切强度，对芯片1#上层芯片短边施加50N水平剪切力；
3）芯片2#粘接强度，对芯片2#上层芯片上表面施加104N垂直拉力；
4）芯片2#剪切强度，对芯片2#上层芯片短边施加50N水平剪切力。
2.2.3仿真结果与分析
芯片1#和芯片2#的粘接强度、剪切强度仿真结果云图如图7所示。仿真结果如下：图7a）中应力沿上层芯片与基板结合边缘处呈对称状均匀分布，最大应力值为23.051MPa，出现在边角处；图7b）中应力沿着受力的长边一侧分布，为主要受力部位，中间及另一边应力极小，应力最大值位于上边侧上层芯片与管壳结合的边角处，最大值为102.23MPa；图7c）中应力沿上层芯片与中间转接板结合边缘处呈对称状均匀分布，最大应力值为68.368MPa，出现在边角处；图7d）中应力沿着受力的长边一侧分布，为主要受力部位，中间及另一侧应力极小。应力最大值位于长边侧上层芯片与中间转接板结合边角处，最大值为36.257MPa。
从应力状态来看，芯片1#的剪切强度最大应力值为粘接强度最大应力值的4.4倍；芯片2#的剪切强度最大应力值为粘接强度最大应力值的0.53倍。结合图2载荷曲线分析可知：对于面积较小的芯片，建议使用剪切强度试验进行考核；面积较大的芯片，使用粘接强度试验进行考核。
3结语
本文基于叠层芯片对粘接强度与剪切强度试验展开研究，将相关标准中两项试验的载荷曲线整合，并通过试验及仿真进行对比分析。结果表明：对于小面积芯片，建议使用剪切强度试验进行考核；对于大面积芯片，建议使用粘接强度试验进行考核。
