在过去的50年中，影响最深远的技术成就可能是晶体管一如既往地稳步向更小迈进，使它们更紧密地结合在一起，并降低了它们的功耗。然而，自从20多年前笔者在英特尔开始职业生涯以来，我们就一直在听到警报——晶体管下降到无穷小的状态即将结束。然而，年复一年，出色的新创新继续推动半导体行业进一步发展。
晶体管的演变每个金属氧化物半导体场效应晶体管（MOSFET）都有一套相同的基本部件:栅极叠层 (gate stack) 、沟道区 (channel region) 、源极 (source) 、漏极 (drain)源极和漏极经过化学掺杂，使它们要么富含移动电子(n型)，要么缺乏它们(p型)。沟道区具有与源极和漏极相反的掺杂。
2011年之前的先进微处理器中的平面版本晶体管中，MOSFET的栅极叠层刚好在沟道区的上方，是用来将电场投射到沟道区域。向栅极施加足够大的电压 (相对于源极) ，就会在通道区域形成一层移动电荷载流子，这样就能让电流在源极和漏极之间流动。
为了缩小平面晶体管设计的尺寸，一种「短沟道效应」成为物理家们的焦点。因为随着制程技术不断提升时，晶体管中栅极的宽度被挤压的越来越小。要知道，当这个栅极低于20nm时，就会对电流失控，源极的电流会穿透栅极，直接到达漏极。这时，就会出现「漏电」现象，这会让芯片能耗急剧上升。
为了解决这个问题，一种全新的FinFET晶体管技术提出了。它将栅极包裹在三个侧面的沟道周围，以提供更好的静电控制。
FinFET与上一代平面架构相同的性能水平下将功耗降低了约 50%。FinFET 的切换速度也更快，性能提升了 37%。
2011年，英特尔在其推出的22nm节点上引入了FinFET，并将其用在了第三代酷睿处理器的生产。从那时起，FinFET就成为摩尔定律的主力。然而，我们在转向FinFET的同时，也失去了一些东西。
在平面器件中，晶体管的宽度由光刻定义，因此它是一个高度灵活的参数。但在 FinFET 中，晶体管宽度以离散增量（discrete increments）的形式出现，即每次添加一个鳍。这一特性通常被称为鳍量化（fin quantization）。
尽管 FinFET 很灵活，但鳍量化仍然是一个重要的设计约束。围绕它的设计规则，以及增加更多鳍片以提高性能的愿望增加了逻辑单元的整体面积，并使将单个晶体管变成完整逻辑电路的互连堆栈复杂化。
它还增加了晶体管的电容，从而降低了它的开关速度。因此，虽然FinFET作为行业主力为我们提供了很好的服务，但仍需要一种新的、更精细的方法。正是这种方法引导物理学家们发明了即将推出的3D晶体管——RibbonFET。
在RibbonFET中，栅极环绕晶体管沟道区域以增强对电荷载流子的控制。新结构还可以实现更好的性能和更精细的优化。具体来讲，栅极完全围绕沟道，对沟道内的电荷载流子提供更严格的控制，这些沟道现在由纳米级硅带形成。
使用这些纳米带（纳米片），就可以再次使用光刻技术根据需要改变晶体管的宽度。去除量化约束后，便可以为应用程序生成适当大小的宽度。这样就使我们能够平衡功率、性能和成本。
更重要的是，通过堆叠和并行操作，设备可以驱动更多的电流，不增加面积的情况下也能提升性能。
因此，英特尔认为RibbonFET是在合理功率下实现更高性能的最佳选择。他们将在2024年Intel 20A工艺上引入RibbonFET结构。
英特尔是如何做到这一切的自对准 3D CMOS 制造始于硅晶片。在这个晶圆上，英特尔沉积了硅和硅锗的重复层，这种结构称为超晶格。然后，英特尔使用光刻图案切割部分超晶格并留下鳍状结构。超晶格晶体为后来发生的事情提供了强大的支撑结构。
接下来，英特尔将一块“虚拟”多晶硅沉积在器件栅极将进入的超晶格部分的顶部，以保护它们免受该制程的下一步影响。该步骤称为垂直堆叠双源/漏极工艺，在顶部纳米带（未来的 NMOS 器件）的两端生长掺磷硅，同时在底部纳米带（未来的 PMOS 器件）上选择性地生长掺硼硅锗。在这个步骤之后，英特尔在源极和漏极周围沉积电介质，以将它们彼此电隔离，然后将晶圆抛光至完美的平整度。
这个过程可能看起来很复杂，但它比替代技术更好——一种称为顺序3D堆叠CMOS 的技术。采用这种方法，NMOS器件和PMOS器件构建在不同的晶圆上，将两者粘合，然后将 PMOS 层转移到NMOS晶圆上。相比之下，自对准3D工艺需要更少的制造步骤并更严格地控制制造成本，这是英特尔在研究中展示并在IEDM 2019上报告的技术。
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