6月12日,据彭博社报道称，美国拜登政府正在考虑进一步限制中国获取用于人工智能的人工智能芯片技术。
据不愿透露姓名的知情人士透露，正在讨论的措施将限制中国半导体行业使用“环绕栅极晶体管(Gate-All-Around)的最先进的芯片架构以及限制高带宽内存芯(HBM) 。
尽管美国些讨论都还在早期阶段 , 但作者相信这些限制并不会太久 , 这次彭博报导的事件 , 对国内半导体行业来说基本不痛不痒 , 因为GAA的对中限制早在去年已经推出 , GAA架构的EDA去年就明令对中禁止 , 这次的新法案还要追加的限制可能只有禁止这类芯片对中销售 , 其他也没啥好禁止 。
HBM的限制 , 首先是对中限制这类芯片的 , 目前已是需要审批的状态 , 再加上全球大缺货 , 国内想拿HBM只能透过这种白手套高价购买 , 而且能审批通过的都是HBM2或2e这类不先进芯片 , 既然HBM的销售已经有所限制 , 那新法案只能是扩大限制范围以及限制国内HBM的制造能力 。
首先我们来看看GAA与HBM到底是啥
GAA-FET环绕栅极晶体管(Gate-All-Around)是继平面的Planar-FET以及2.5D的FinFET之后的一个全新架构技术 , 简言之 ,就是更先进的3D结构 , 让芯片单位面积可以塞入更多晶体管以及有效控制电流的方法。
一般来说28nm(含28)之前是平面的Planar-FET , 因为微缩线宽会带来更大的漏电问题 , 所以行业里在进入14nm节点之后全部改为立体的FinFET结构 , 台积电从14nm到3nm的五个世代均采用该项技术 , 而当Fin宽度达5nm , 也就是3nm节点时 , FinFET也到了极限。
2025年即将量产的2nm则正式进入GAA结构时代 , 从目前技术路线来看 , 2nm与A14均会采用GAA , 下一代的FS-FET则会出现在A10工艺 , 再往下走的A7 , A5与A3依照目前IMEC的技术路线来看都会使用业内一致看好的CFET(互补场效应晶体管)。
2030年以后采用CFET的A7/A5/A3最小Pitc也就是MMP会落在16nm很难在往下微缩 , 与目前2nm的最小金属间距MMP 20nm相差不大 , 主要是线宽接近物理极限 , 量子隧穿问题严重 , 无法有效大幅度微缩线宽 , 但是单靠结构的改变 , 差别不大的线宽(20nm~16nm)却能推进至少6个世代 , 这也是为什么线宽早不像平面结构时的每两年缩小一倍 , 但是单位晶体管数量却能一直跟住摩尔定律的重要原因 , 很多不明所以的网友 , 总是看那些似是而非 , 物理极限已到 , 无法再微缩的误导文章 , 误以为芯片将很快到头 , 其实行业内早10年前就不再完全通过线宽微缩增加晶体管密度 , 而是有一大堆其他办法 , 明年的2nm之后 , 1.4nm/1.0nm/0.7nm/0.5nm/0.3nm在未来都会如期而至 。
明白GAA是什么之后 , 再来聊聊美国对中限制GAA有用吗? 我认为作用不大 , 因为这类架构技术谁都能做 , 我们自己研发一套中国的GAA技术当然可行 , 只是这里面工程量非常大 , 技术理论好解决 ,比如国内也发表了SAQP或者GAA相关论文 , 但这仅仅是专利或者学术研究 , 与真正落实到产业还有很大的距离 。
国内GAA技术发展的最大拦路虎就是EDA , EDA需要Fab制造工艺上的反哺 , 其实我们目前不论是EDA或者制造端IP在GAA上几乎为零 , 最多只是一些前沿的实验室研究 , 这与西方早利用量产线上的大量基础数据进行一步又一步研发不同 , 就好像国内发表了一大堆专利 , 但产业上就很少能用一样 , 这完全离不开真正上产线的应用还有时间的积累 。
被美国限制的国内半导体行业自然是不会坐以待毙 , 由国家进行投入 , 各大厂家一起联合攻关 , 虽然我们的芯片制造还远远到不了3nm , 生产数据不多 , 但实验室级别研发必须全力投入 . EDA , Foundry以及工艺研发单位一起合作 。
对于GAA我们目前还不是非常紧要 , 因为目前国内工艺也仅仅到7nm , 甚至下半年要推出的所谓N+3 , 媒体宣传为5nm云云 , 其实也就是MTr/mm2不到120的7nm优化版 , 吃透目前的FinFET技术我们还有很长一段路要走 , 下一代的GAA技术是未雨绸缪的前期开发 , 还有许多时间 , 但研发必须尽早开始。
另外我们也可以另辟蹊径 , 从5nm就导入GAA技术 , 因为我们被西方限制先进设备的取得 , 比如无法获得EUV , 那采用DUVi + MP 并在结构上采用更先进的GAA , 虽然在良率以及生产成本上会巨高无比 , 但也未尝不是一个解决办法。
至于HBM方面 , 由于HBM的生产卡点主要在前段Dram , 目前由于国内无法取得西方先进设备 , 工艺被限制在18nm也就是1y水平的Dram , 但同样是利用DUVi + MP以及结构的优化去推进到接近1a的水平 , 进而生产HBM所需要的DDR5以上颗粒 ,至于HBM 4H/8H甚至12H的封装技术 , 那就是靠时间去积累出know how , 从目前4H的70%多良率一步一步拉高 , 后段封装的问题只在于良率高低 , 并不会有做得出来与做不出来的有无问题。
也就是说针对HBM , 美国早就出台限制前段的先进设备而限制了我国HBM发展的政策, 即便我们找出高成本的解决方案 , 他还能出台什么新的限制手段?
首先后段封装设备是禁不掉的 , 就拿先进封装的键合与解键合设备 , 虽然还无法国产 , 100%进口 , 但这些设备与先进制程无关 , 厂家也有很多 , 遍布欧亚美洲多个国家 , 美国很难一己之力去限制 , 而先进封装需要的核心设备电镀与CMP , 国内厂家均已进入先进封装的产线 , 目前虽然还是2台进口设备配一台国产的状况 , 但已进入产线这是不争的事实 .
国产TSV设备基本上也能达到最基本的需求 , 而且国内最大刻蚀设备商也在努力攻关类似Lam的Syndion、SABRE 3D系列产品。Syndion主打深硅晶蚀刻，用于制作更大型且更高的深宽比结构，如TSV、沟槽；SABRE 3D则面向晶圆级封装（WLP）、TSV，可提供铜镶嵌制程所需的精密度 , 或许未来数年我将能看到这类国产设备的推出。
也就是说目前后段设备并不是国产HBM的卡点 , 前段设备才是 , 这部分是国产设备要尽全力攻关的环节 , 除了生产设备 , 我们研究更前沿的芯片架构有问题吗?
这当然没问题 ,2023年底 , 第69届IEEE国际电子元件会议（IEDM）上国内最大存储厂就发表过了GAA的论文。
当时我们看到SemiAnalysis首席分析师Dylan Patel马上在X上发文直言，该公司违反了美国制裁政策 ,但这篇论文所描述的GAA与4F2结构可行性设计只是基础研究，与其现在掌握的制程能力无关 , Dylan说的违反美国规定显然是无稽之谈 , 当时还外美国设备大厂还直接质问过Dylan Patel此事 , 而他也只能顾左右而言他 , 其实作者许多朋友直接接触过Dylan Patel , 其中比较搞笑的是他竟然认为中国100%无法制造HBM , 我想这些媒体分析师是不懂制造工艺还是如何 , 要不计代价制造国产HBM当然没问题 , 作者文章前已有说过大致技术方案 , Dylan Patel一口咬定国内无法制造真的让人啼笑皆非 , 深深怀疑他的水平。
对于HBM的前期研究 , 我想全世界任何人都能以去做 , 退一万步来说就算未来某一天国内制造出该论文中的3D结构Dram , 只要没有用到美国技术 , BIS也无权干涉。
3D Dram是存储芯片的未来发展方向 , 针对这方面的研究是全世界所有存储大厂的共同方向 , 我国的存储大厂自然不会缺席。
以DRAM技术目前发展而言，主要还是继续微缩1T-1C单元的空间，达到4F2的最终限制。Dram的结构从6F2迁移到4F2 cell。由于Half-Pitch缩放变得非常困难 ，ASML为此推出了针对存储的ArFi光刻机还远远不够 , 全球三大存储大厂这两年也开始导入更价格高昂的EUV , 所以垂直的cell 晶体管结构是必要的发展路线 , 不然成本会因为过度坚持缩小half-pitch而越来越难以承受。
跟NAND这种晶体管既是存取又是存储节点的单晶体管（1T）单元不同，NAND可以用bitcost-scalable(BiCS)也就是将NAND从水平位置转向垂直位置90度 , 与BiCS这种经济的3D堆栈方法相比Dram不具备这样的特质。
也就是说针对Dram 的3D cell堆叠结构的技术是必要的 , 因为2D DRAM在1β以后成本实在难以承受 , 所以国内与国外有一致的技术发展路径自然是理所应当。
整体来说 , 6月12号彭博这则对中限制GAA与HBM的新闻 , 并非什么新鲜事 , 这是美国一直在做也已经在做的既定政策 , 目标就是限制中国的AI芯片发展 , GAA跟HBM都是AI芯片不可或缺的技术 , 这确实将给国内的AI芯片造成很大的干扰 , 但由于不是全新的新闻 , 面对美国的步步进逼 , 国内半导体行业早早都进入准备阶段 , 虽然我们处于绝对劣势中 , 但办法也不是没有 。
只能说努力吧 , 中国半导体!
来源于梓豪谈芯，作者leslie wu
半导体工程师半导体经验分享，半导体成果交流，半导体信息发布。半导体行业动态，半导体从业者职业规划，芯片工程师成长历程。203篇原创内容公众号
